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FPGA独孤求败架构创新与工艺提升并行

发布时间:2020-07-21 17:48:36 阅读: 来源:玻璃棉家厂家

走在工艺领先前列的FPGA有些“独孤求败”的感觉:集成度的大幅跃升,功能模块如DSP、收发器的更上台阶,通过集成ARM核来拓展未曾染指的嵌入式市场,加快替代ASIC/ASSP之势不减,似乎已经“笑傲江湖”。但此FPGA终究非彼FPGA,仍存在难以逾越的“关卡”如功耗、器件利用率等。如今,赛灵思宣布在20nm工艺节点发布第一个ASIC级可编程架构UltraScale,以前FPGA对ASIC的侵袭之势不减,这次为何“化干戈为玉帛”走向融合?

ASIC级势在必行

大量总线布置以及系统功耗管理方面的挑战与日俱增,要从根本上提高通信、时钟、关键路径以及互联性能。

随着需要极高数据速率的400G OTN、LTE/LTE-A、4K2K和8K视频处理以及数字阵列雷达等新生代系统的不断涌现,FPGA中大量总线布置以及系统功耗管理方面的挑战与日俱增,单靠FPGA的传统“做法”已然心力不逮。

赛灵思全球高级副总裁汤立人说,解决上述挑战并非仅是改善单个器件性能或增加模块数量这么简单,而是要从根本上提高通信、时钟、关键路径以及互联性能,才可满足高性能应用如海量数据流和智能数据包、DSP和图像处理等方面的要求,这需要架构和工艺的双重创新来应对。而借助ASIC源于“他山之石可以攻玉”的想法,赛灵思最新开发的UltraScale架构实现了在完全可编程架构中应用尖端的ASIC技术,从而让产品在功耗等性能方面拉近和ASIC产品的距离,而这是此前FPGA产品进入原有ASIC市场的最大障碍。

借助于台积电的20nm工艺,也让赛灵思的FPGA架构创新有了“立锥之地”。汤立人提到,最新开发的UltraScale架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术,同时还能从单芯片扩展到3D IC。“当客户采用UltraScale架构的FPGA,并通过Vivado设计套件进行协同优化后,其产品将比对手提前一年实现1.5倍至2倍的系统级性能和可编程集成,将进一步加快替代ASIC/ASSP。” 汤立人指出。

基于UltraScale架构的产品首先推出的是Artix和Virtex系列,与之配合的Vivado设计套件早期试用版也已推出,同时UltraScale架构也将用于下一代的Zynq系列并将扩展到16nm工艺的产品。

优化方案破解瓶颈

在布线、时钟歪斜、关键路径和功耗方面,采用各种优化手段,实现ASIC级的FPGA。

将ASIC融合到FPGA中并不是轻而易举的事,要创建逻辑、运行验证、设计分区等,赛灵思通过各种优化手段来“各个击破”。

在布线方面,汤立人透露,虽然在28nm工艺下FPGA产品可达到数十万甚至上百万的逻辑单元,但因为普遍存在的数据拥塞等问题,实际的器件利用率只能达到70%~80%。在最新的UltraScale架构中,赛灵思采用了一种更智能的布线方式,引入类似高速公路设计中的快速通道理念,通过对整体逻辑单元的更合理布局形成一些快速通道,减少了对很多作为中间布线通道的逻辑单元的浪费,从而让更多的逻辑单元能够发挥更重要的系统功能的作用。“经这种布线优化后,器件利用率可达到90%,且不降低性能或增加系统时延。”汤立人指出。

而时钟歪斜问题在系统需要512位到2048位宽度的总线时越发凸显。而UltraScale架构采用类似ASIC时钟功能,几乎可将时钟布置到芯片的任何地方,不但消除了放置方面的众多限制,还能够在系统设计中实现大量独立的高性能低歪斜时钟资源,使系统级时钟歪斜大幅降低达50%,而这正是新一代应用的关键要求之一。

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